用“绕过阻塞”的旧尺子，无法全面揣测评估一份“找到一个解法”的新答卷

文｜吴俊宇 谢丽容

裁剪 | 谢丽容

5月25日，半导体总裁发布的“韬(τ)定律”，振荡半导体界和成本市集。

此次发布，回答了六年前华为独创东谈主任正非的公开表态。2020年，华为被列入实体清单，简直从来不公开出面的任正非在当年庸碌接管中外媒体采访，屡次提到基础相关，基础扶植，数学、物理，这些离那时简直接近断供的华为公司其实很远。

面对强大危险，企业的本能反馈时时是向外界传递立即可见的自救信号——鬈曲供应链、争取政策扶助、发布替代决议。这些法式短期、即时，能够灵验融会里面军心和外界信心。任正非反复强调的基础相关命题，那时看来几许有点“不解觉厉”“远水解不了近渴”。

六年后回看，政策和战术闭环了。

5月25日，何庭波对咱们说，华为里面有两个“十年判断”：第一，摩尔定律将来十年内将“撞墙”——即便莫得外部阻塞，先进制程的经济与物理极限也会成为半导体全行业的共同敛迹；第二，2020年华为里面预判，逻辑折叠这一时候旅途需要十年才能取得突破。

执行进展比猜想要快，何庭波团队六年就作念出遵守。

何庭波，华为半导体业务部总裁、华为科学家委员会主任。2019年底，她在一封致海想整体职工里面信中提到，“今后的路，不会再有另一个十年来打造备胎然后再换胎了，缓冲区如故肃清，每一个新址品一诞生，将必须同步‘科技自强’决议。”

何庭波说，往日六年， 她有过颓丧的时候 。最初进制程的旅途被外力锁死，而摩尔定律本人又正在寰球范围内撞上经济与物理的双重高墙，相关主见一度被逼入死巷子。

如安在半导体工艺制程难以突破的情况下，结束代际性能升迁？转机来自一座2000多年前的水利工程——都江堰。最难的时候，何庭波带着团队到都江堰散心。

莫得电，莫得图灵力学，莫稳健代机械，古东谈主仅凭对“山、水、势”的知悉，以无坝引水结束了自动分流、排沙、控流。她转眼强劲到：当外部敛迹无法变嫌，贬谴责题的关节不在于恭候条款变好，而在于“要再行看这些（可利用的）条款，贬谴责题。”

“即便莫得出口管制，摩尔定律将来十年也将成为悉数东谈主的敛迹。华为只是提前在这个敛迹下职责。”何庭波反复强调一个更深层的产业现实：芯片制程来到7nm（纳米）之后，每一代制程的设计成本、晶圆成本指数级攀升，单元晶体管成本下跌的速率已不可逆转地放缓。先进制程的经济普惠性正在肃清，换言之，寰球半导体行业本就站在范式滚动的门口。华为不外是因阻塞而被提前推过了门槛。

“产业的势必”与“华为的蹙迫”叠加效应，组成了韬定律诞生的双重底色。

事实上，它更接近一份针对后摩尔时期的通用解题框架。这份框架是由一家被断供的中国公司率先拿出，况且如故用381款量产芯片完成了可行性考证。何庭波在演讲后的磋商中强调：“如若今天依然能够获取起头进的EUV光刻机，咱们是否还会走这条路？谜底是不一定。但历史莫得如若。恰正是失去了弃取权，让咱们提前十年撞上了阿谁悉数玩家最终都要面对的问题。”

产业的势必，华为的蹙迫

即便莫得阻塞，摩尔定律也将在十年内撞墙，华为只是提前失去了弃取权

在何庭波看来，7nm之后，半导体先进制程的经济基础正在发生变化。

往日40年，摩尔定律之是以能够捏续鼓舞通盘半导体产业发展，并不只是因为晶体管数目捏续增长。更紧要的是，晶体管密度升迁的速率耐久快于制酿成本高潮的速率。这意味着，固然芯片制酿成本会增加，但单元晶体管成本仍在捏续下跌，时候进取所开释出的成本红利，能够被通盘产业链与耗尽者分享。

“往日摩尔定律最大的上风，是能不断把时候进取带来的红利分享给通盘产业界。但今天，先进制程本人如故越来越难链接开释这种红利。”何庭波说。

她觉得，在这种情况下，链接依赖几何缩微升迁性能，将不可幸免地插足“成本捏续高潮”的旅途。比较之下，τ（韬）定律并不只纯依赖更慷慨的先进晶体管，而是通过逻辑折叠时候技巧，升迁晶体管密度，结束器件、电路、芯片和系统的蔓延和性能优化，从而结束半导体与电子系统的捏续演进。

摩尔定律近三年带来的经济收益在渐渐放缓。这亦然目下半导体行业公认的一个问题。半导体行业近五年有大量学术相关。

海外顶级学术期刊《科学》2020年6月刊载了麻省理工学院教学、图灵奖得主查尔斯·E·莱瑟森（Charles E. Leiserson）和英伟达、微软等相关员共同发表的一篇论文——《摩尔定律之后，什么将驱动计算性能链接升迁？》（《There’s Plenty of Room at the Top: What Will Drive Computer Performance after Moore’s Law?》）。

这篇论文的中枢不雅点是，“后摩尔时期”计算性能的升迁，将越来越依赖软件、算法、系统架构与专用硬件协同优化，而不再主要依赖晶体管尺寸捏续缩小。

和上述不雅点近似，华为里面的判断是，摩尔定律将在十年后“撞墙”。

固然先进制程仍然能够捏续升迁晶体管密度、性能与能效，但每一代制程节点所需要付出的设计成本、制酿成本与成本开支正在快速高潮。尤其是在半导体工艺插足5nm、3nm乃至2nm阶段后，先进制程的成本在显耀提高。

海外半导体运筹帷幄机构IBS（International Business Strategies）2022年数据清爽，7nm芯片设计成本约为2.49亿好意思元，5nm约为4.49亿好意思元，3nm约为5.81亿好意思元，2nm约为7.25亿好意思元。

海外半导体智库安全与新兴时候中心（CSET，Center for Security and Emerging Technology）相关清爽，台积电7nm 300mm晶圆成本约为9346好意思元，5nm约为16988好意思元。海外半导体市集调研机构 TrendForce数据则清爽，3nm晶圆价钱已达到约2.5万—2.7万好意思元，2nm约为3万好意思元。

摩尔定律往日的性能升迁与单元成本同步下跌的行业普惠效应，正在不可逆转地捏续收缩。插足先进制程时期后，惟有少数头部晶圆代工场，以及苹果、英伟达等少数能够承担下一代芯片研发与量产成本的科技公司，仍能捏续享受先进制程带来的性能与能效红利。

只是对华为来说，这件事情来得更早。2019年被列入“实体清单”后，华为被动驱动尝试寻找另一条道路——不再只是追求单元面积内晶体管数目的增加，而是通过抵制系统中的“时刻成本”链接升迁性能。在这种布景下，韬(τ)定律诞生了。

需要厘清的一个表面事实是，韬（τ，也即是tau，也被称为时刻常数）这一见识并不是华为初次提倡。

在电子学与半导体领域，τ耐久被用于描画电路中的时刻蔓延，以及RC（电阻、电容）脾气对信号传播速率的影响。往日几十年，围绕抵制时刻蔓延，半导体行业如故累积了大量相关，包括互连优化、时序优化、先进封装、近距通讯、异步计算与数据流架构等主见。它们的共同方针，都是抵制信息在器件、电路、芯片与系统中的传播时刻成本。

多位芯片工程师对咱们提到了他们对韬(τ)定律的看法。他们提到，以抵制时刻蔓延为中枢的优化想路在行业内并非全新见识。此前，HBM（高带宽内存）的3D堆叠、AMD倡导的搀和键合（Hybrid Bonding）等时候，如故在不同进程上履行了这一主见。

一位芯片工程师提到，HBM在垂直方朝上堆叠多个DRAM（动态当场存取存储器）重复封装的3D时候、AMD公司当今倡导Hybird Bonding（搀和键合，通过铜对铜径直金属链接与二氧化硅等介电材料）都采纳了近似想路。

不外，在摩尔定律耐久捏续灵验的阶段，这些时候更多被视为工艺制程下跌的辅助优化，并不是产业演进的中枢干线。华为的非凡之处在于，第一次提倡要把“韬(τ)定律”手脚演化主要主见。

2019年被列入实体清单后，靠近全面断供的华为公司不得不尝试另一条道路——不再只追求单元面积内晶体管数目的增加，而是通过抵制系统中的“时刻成本”链接升迁性能。

韬(τ)定律始于芯片又不啻于芯片。何庭波尤其强调韬(τ)定律带来“Cost Effective”（经济性）。它不依赖于EUV等先进制程，而是通过器件、电路、芯片、系统等各层级的时刻常数优化，抵制对高成本制造器用的依赖。

它的圆善联想是，从晶体管、电路、芯片、系统等各个方面把“抵制τ”手脚长入优化方针。具体来说，在晶体管层抵制开关蔓延，在电路层抵制RC传播蔓延，在芯片层抵制计算与侦查蔓延，在系统层抵制同步与通讯蔓延。

因此，韬(τ)定律还被足下在更大的计算系统内——它包括超节点以致是算力集群。

计算始于芯片晶体管的电流和数据传输。数千亿个晶体管被蚀刻在一枚芯片上，它们隔断信号开关。一枚芯片再通过封装时候与HBM等器件链接在沿路。数十枚芯片被部署进一个作事器机柜，多个机柜组成一个超节点，成百上千个超节点进一步链接成大边界算力集群。从晶体管的信号传输，到算力集群的高效隐隐Token（词元），通盘过程骨子上都是在镌汰数据与信息的传输时刻。

算力，早如故不只是通过芯片这个单点升迁，而是需要依靠系统工程才能全面升迁。

为什么是麒麟芯片？

手机芯片单元面积和功耗预算极为有限，物理敛迹使手机SoC的设计难度远高于AI算力芯片。如若麒麟能作念到，将是最佳的考证

华为手机中搭载的麒麟系列芯片是最早用逻辑折叠纠正的芯片之一。2026年下半年将在华为旗舰手机上搭载的麒麟2026即是基于韬(τ)定律纠正的芯片，它如故结束了量产。

笔据华为方面暴露的信息，麒麟2026晶体管密度升迁53%，主频升迁接近13%。

何庭波在中国科学院科技论文预发布平台上发表的签字论文《多层电子系统的时刻缩微表面》（A Time Scaling Theory for Multi-Layer Electronic Systems）清爽，麒麟2026的性能升迁，往日需要“三年的几何缩微”才能结束。

在这篇论文中，何庭波给出了麒麟系列芯片将来几年的道路图——麒麟CPU性能中枢频率正从往日依赖平面（Planar）架构的小幅升迁，转向依赖LogicFolding（逻辑折叠）的三维集成道路。

2023年-2025年，麒麟9000s、麒麟9020与麒麟9030 Pro主频分别为2.6GHz、2.65GHz与2.75GHz。但从2026年驱动，弃取逻辑折叠时候的麒麟芯片主频展望将升迁至3.1GHz，并在2029年进一步迈向4GHz。

华为官方目下并莫得暴露这些芯片将来所对应的工艺制程。

但华为关系东谈主士对咱们泄漏，在不只纯依赖传统几何缩微的情况下，麒麟芯片的性能与能效比仍在链接升迁。然则和传统工艺制程径直对比，爱游戏体育世界杯中国官网首页并不相宜韬(τ)定律的发展旅途。“抵制τ”才是后续演进的关节。

按照何庭波的说法，“抵制τ”的关节时候是逻辑折叠。

逻辑折叠，指的是把蓝本在一块die（裸片）上张开的逻辑电路，再行切分在荆棘两层裸片中进行高密度的逻辑设计。它需要关节旅途、时钟树、数据总线沿路参与再行设计，进而让两层共同组成一个长入逻辑系统。

这种作念法的中枢方针是镌汰信号传播时刻，而不只是增加封装密度。它更接近于把一个逻辑系统折叠树立体结构，而不是浅易地把两个芯片堆叠或链接。

何庭波觉得，一个常见诬告是，把逻辑折叠和2.5D/3D封装或其他时候同日而谈。在她看来，Folding（折叠）与Stacking（堆叠）并不相通。堆叠更像是多个模块的封装链接，而折叠则更像是将一个蓝本平面的逻辑系统，在三维空间中再行设计。

华为半导体首席科学家廖恒施展注解，逻辑折叠的关节在于荆棘两层die之间形成了高密度的垂直互联。以麒麟2026芯片为例，华为在两层die之间提供了约5000万个链接，其中约500万-1000万个被用于信号通讯，远高于3D封装中两个die之间几万至几十万个链接的量级。

目下，刻下行业主流2.5D/3D封装的作念法是先完成零丁芯片设计，再将不同裸片链接在沿路。裸片之间的Hybrid Bonding（搀和键合，在极小空间内结束极高密度、低功耗的三维芯片堆叠）间距庸碌在7微米-10微米。

但逻辑折叠通过约2微米的键合间距，以及极小的Gear Ratio（die里面金属层互连标准与die间键合标准之间的比例），结束了接近芯片里面互联级别的垂直链接，而不只是传统兴味兴味上的封装堆叠。

为了浅易施展逻辑折叠与传统2.5D/3D封装的互异，廖恒打了一个“电梯”的譬如。

他把逻辑折叠荆棘两层die之间的链接，形容成两座城市之间的电梯系统。在刻下主流2.5D/3D封装时候中，两层die之间庸碌惟有几万到几十万个链接，近似于“两座城市之间惟有几万部电梯”。但在麒麟2026的逻辑折叠设计中，很是于两座城市之间，领有了500万到1000万部信得过运载信息的电梯。

麒麟2026上的逻辑折叠泄漏图

一位半导体工程师提到，从目下华为暴露的信息来看，逻辑折叠的特质是，在于从电路布线与互纠合构等多个层面，尽可能镌汰信号在不同门电路之间的传播旅途。

在传统平面芯片中，如若两个逻辑模块距离较远，信号就要经过更长的金属走线，RC（电阻、电容）时延也会随之增加。逻辑折叠看起来是将二维平面的电路结构转向立体堆叠，通过垂直互联替代部分长距离平面布线，这不错镌汰关节旅途的信号传播时刻。

他进一步施展注解，如若这种优化能够在大量基础电路单元中捏续结束，就意味着芯片里面不错不断从简时刻预算，靠近先进制程所带来的部分性能收益。

那么，逻辑折叠与传统2.5D/3D封装互异，在芯片制造的具体履行上有哪些执行互异？

咱们查阅英伟达官网了解到，英伟达近两年热销的GB200芯片系统由两枚B200 GPU和一枚Grace CPU通过NVLink-C2C 高速互连和2.5D/3D搀和封装时候集成为一个超等芯片系统。其中B200芯片由两块圆善的GPU die通过硅桥超高密度链接而成。

英伟达GB200芯片和华为的麒麟2026芯片被用于十足不同的业务场景。前者被用于数据中心，后者被用于手机，两者不成摈弃同日而谈。但在时候旨趣上不错对两款芯片的die链接形势进行区分。

但目下各家暴露的时候上看，英伟达GB200芯片更像是通过先进封装与高速互联把两个超大GPU拼接起来，华为的麒麟2026芯片更像是在逻辑系统上再行组织电路、时钟树与信号旅途，让荆棘两层die共同组成一个长入逻辑系统。

需要强调的是，麒麟之前，华为如故基于“韬(τ)定律” 设计并量产了381款芯片，和它们不同，麒麟芯片是对外公开考证的第一站，关于华为公司来说骨子上是一次“压力测试”。

用最难的芯片，接管最大面积的用户考证，这大要基于华为的三重政策考量。

其一，以耗尽端高端旗舰居品的生意化落地，向荆棘游产业链、投资市集与行业生态开释详情味信号，最大化提振产业链和学界信心，加入新道路的相关和研发中；

其二，依托麒麟极限场景的打磨，将前期数百款芯片的量产教化系统化、标准化，千里淀出一套可复制、可迁徙、可通用的三维逻辑设计门径论，完成从单点时候突破到体系化工程才调的跃迁，为后续全品类芯片的性能升级与批量国产替代筑牢中枢工程底座；

其三，提前预埋产业生态迭代伏笔，牵引EDA器用、制造工艺、封装测试、系统适配等整条产业链协同升级，为后续大边界、全地点的国产化替代与产业范式转型铺平谈路。

浅易说，基于“韬(τ)定律”的新芯片设计道路，要完成从“时候备胎”到“产业新标准”的政策升级，麒麟是最适合的公开考证第一芯。

一家公司作念不完，通盘行业沿路走

“韬(τ)定律”的信得过兴味兴味，不在于它宣告了一个“换谈超车”的据说，而在于它揭示了一个被阻塞提前催化，却最终属于通盘产业的命题

“韬(τ)定律”从被提倡，到被半导体行业深广认同和接管还有很长的一段路要走。

华为里面的作风是，韬(τ)定律和逻辑折叠，不可能依靠单家公司完成，它需要器用链、制造链、封装链、系统链共同演进，最终形成产业共鸣与生态协同。

何庭波的作风是，韬(τ)定律不是华为一家公司能完成的，将来十年“莫得一个公司能完成悉数谜底”，何庭波坦言，这需要学术界、工业界共同参与和探索。逻辑折叠并不只是封装时候变化，它对芯片前端（Front End）与后端（Back End）的设计门径论（Design Methodology）都提倡了新的要求。

往日六年，华为如故尝试开发部分里面器用（In-house Tool），但距离锻真金不怕火仍有很大空间。何庭波觉得，“如若莫得通盘Design Methodology，包括Tool Chain（器用链）的扶助，瑕瑜常难以完成的。”因此，华为弃取在ISCAS 2026这个学术会议上公开这一时候道路，但愿眩惑更多学术界与产业界共同参与。

以EDA（电子设计自动化）器用为例，它是芯片设计必不可少的一环。

华为无线末端芯片及贬责决议首席架构师黄勇以致觉得，逻辑折叠从表面或见识走向执行居品，通盘器用链是最大的挑战之一。

因为，传统芯片设计耐久开拓在二维平面设计基础之上，而逻辑折叠需要再行处理跨层逻辑离别、时钟树、数据总线以及供电与热管束等问题。

黄勇先容，华为目下在传统EDA才调之上，叠加里面自研器用、外部伙伴合作以及东谈主工参与的工程门径，率先结束部分逻辑折叠收益。但如若想把逻辑折叠的“全部收益”拿出来，需要对传统器用发生“Fundamental（根人道）变嫌”。

行业生态的眩惑力则需要实战奏效考证。一位半导体工程师泄漏，华为公布韬(τ)定律之后，他仍捏不雅望作风，他但愿看到下半年华为麒麟2006的执行性能发达。另一位半导体工程师的作风是，半导体工艺和制造的突破，一建都靠数目、时刻堆出来的。

当咱们问到，英伟达的Nvlink 72芯片互联时候、HBM垂直叠增加层DRAM等形势能否被觉得是抵制时刻蔓延时，廖恒觉得，在往日50年间，抵制时刻蔓延这个想路一直是存在且应用的。每一次有了新的节点的时候，都是改进了时刻，这即是隔断，但不代表时候本人的意图即是为了改进这个时刻。

廖恒强调，在传统旅途下，每当行业想获取更高性能时，第一反馈弥远是几何缩微。这如故形成了一种旅途惯性（Momentum Inertia）。但如若从相易原则层面，把时刻手脚中枢方针去想考，会发现新的东西。因为当意图变了，就会从不同角度去寻找贬责决议。

贬谴责题的过程是通盘产业共同远程的隔断。寰宇上莫得任何一家公司或者任何一个超等科学家不错贬责悉数的问题。

廖恒觉得，摩尔定律提倡60年之后，半导体行业的问题并莫得隔断。通盘行业一直是摸着石头过河，遭遇一个问题贬责一个问题。这是通盘产业共同远程的隔断。韬(τ)定律将来面对的情况亦然近似的。

5月26日，北京大学集成电路学院团队秘书在面向逻辑折叠的“真3D”EDA主见取得关节突破，提倡区别于传统“赝3D”堆叠的真三维设计过程，扶助标准单元级跨die离别与三维空间协同优化，可显耀镌汰线长、改善时序并优化散热，径直补王人逻辑折叠从架构翻新走向工程化、边界化最关节的器用链短板。

浅易说，北大团队突破了适配华为逻辑折叠的专用设计器用，突破了传统堆叠只可拼整块芯片的局限，当今能把芯片最基础的电路单元解放拆分、立体排布，大幅提速、降蔓延、优化散热，补上了逻辑折叠时候大边界量产最缺的器用短板。

从2019年“备胎转正”到2026年“韬定律公开”，华为的政策要点完成了从“替代”到“界说”的位移。这种位移的骨子，是在摩尔定律普惠性肃清、先进制程经济门槛捏续抬升的产业拐点上，率先交出一份系统性的解题框架。

能否从“华为的道路”演进为“产业的标准”，取决于三个变量的协同演化：EDA器用链能否完成从2D到3D的根人道重构，设计门径论能否跨越平面时期的旅途依赖，以及产业链荆棘游是否兴奋在新坐标系中再行校准各自的时候路标。北大的EDA突破是一个积极的信号，但距离形成圆善的生态闭环，仍有大量工程空缺需要填补。

当咱们问到，学界和产业链对华为逻辑折叠时候的迭代扶助，还有哪些是需要去攻破，时刻还有多久时，何庭波回答：“确乎各个方朝上都会有可贵和挑战，但这条路应该是通的，时刻是咱们的一又友。”——在半导体行业，这句话的另一种表述是：莫得捷径，惟有累积。